「韬（τ）定律」的简单了解及其产业链相关企业

原文链接：https://chinaxiv.org/abs/202605.00224

知乎链接：https://www.zhihu.com/question/2042176040638707165

背景：芯片行业过去是怎么进步的？

你手里的手机、电脑、AI服务器，核心都是芯片。芯片里最基本的元件叫晶体管（Transistor）——你可以把它想象成一个微观的”电子开关”，开关一次就完成一次计算。一颗现代手机芯片里有几百亿个这样的开关。

过去60年，整个行业进步的方式非常简单粗暴：把晶体管做得越来越小。

这就是大名鼎鼎的摩尔定律（Moore’s Law）——1965年戈登·摩尔提出，芯片上的晶体管数量大约每两年翻一倍。后来IBM的丹纳德又补充了丹纳德缩放定律（Dennard Scaling），说明把晶体管按比例缩小时，功耗也能同步降低。

晶体管越小的好处：

同样面积能塞下更多开关 → 算力更强
开关之间距离更短 → 速度更快
每个开关耗电更少 → 更省电

行业里说的”7纳米”“5纳米”“2纳米”，指的就是晶体管的特征尺寸——数字越小，工艺越先进。

当前问题：这条路走不动了

原因：

物理极限逼近：晶体管已经小到接近原子尺度，再缩小越来越难
成本爆炸：制造2纳米芯片，单颗设计成本超过10亿美元
性价比反转：以前是越先进越便宜，现在反过来了，越先进越贵
EUV光刻机（极紫外光刻机，制造先进芯片的关键设备）极其昂贵

核心创新：τ缩放理论（Time Scaling）

何庭波团队提出：我们其实从来不是真的需要更小的晶体管，我们真正想要的是更快的速度。

晶体管变小只是一种手段，目的是让信号传输更快、计算更迅速。所以与其盯着”空间”（晶体管多小），不如直接盯着”时间”（系统多快）。

τ（希腊字母tau）就是用来衡量”时间”的统一指标。论文把整个计算系统分成四层，每层都有自己的τ：

层级	τ的含义	时间尺度
晶体管层	单个开关切换需要多久	皮秒（万亿分之一秒）
电路层	信号在导线上传输的时间	纳秒（十亿分之一秒）
芯片层	芯片内部完成计算+访问内存的时间	微秒（百万分之一秒）
系统层	整个系统响应任务的时间	秒

这12个数量级的时间尺度（从皮秒到秒），过去每一层都各自优化。新思路是：用同一把尺子（τ）衡量整个系统，统一优化目标。

第一个实战案例：LogicFolding（逻辑折叠）

在知乎上，我看到有人描述这是比较关键的创新

这是论文最具体的成果，已经用在了麒麟2026芯片上。

原理：从”平铺”到”立体堆叠”

传统芯片像一个平面城市，所有晶体管摊在一层硅片上，靠金属导线连接。电信号在长长的导线里传播会有延迟——这叫RC延迟（R是电阻Resistance，C是电容Capacitance，导线越长RC越大，信号越慢）。

LogicFolding的做法：把芯片折叠成多层楼。把数字电路、模拟电路、存储电路分别放在垂直堆叠的不同层上，层与层之间用一种叫混合键合（Hybrid Bonding）的技术超精细地连接起来。

打个比方：以前在一个大平层办公室里，从这头走到那头要走很远；现在改成多层楼，上下楼层之间装电梯，距离反而更短了。

几个关键技术名词

混合键合（Hybrid Bonding）：在两片硅片之间形成超细密的电气连接，麒麟2026做到了1.5微米间距
TSV（Through-Silicon Via，硅通孔）：穿过硅片的垂直导电通道，相当于楼层之间的”电梯”
SoC（System on Chip，系统级芯片）：把CPU、GPU、内存控制器等都集成在一颗芯片上，手机芯片都是SoC
SRAM（静态随机存储器）：芯片内部的高速缓存

麒麟2026的实际成果

晶体管密度从155提升到238 MTr/mm²（每平方毫米百万晶体管），一代提升55%——这相当于过去用三代工艺缩放才能达到的提升
功效提升41%，最高频率提升13%
SRAM频率提升40%以上
CPU主频回到3.1 GHz，预计2029年达到4 GHz

关键是：这一切是在工艺节点不变的前提下做到的——没用更先进的光刻机，而是改变了芯片的”三维结构”。

第二个战场：AI数据中心

如果说手机芯片是”一颗芯片就是一个系统”，AI数据中心就是另一个极端：几千颗芯片当作一台机器用。

一个反直觉的事实

现代AI系统里：

超过80%的电能消耗在”搬运数据”上，而不是计算
超过70%的成本花在存储上

也就是说，AI芯片大部分时间不是在算，而是在等数据从内存搬过来。所以减少”数据搬运时间”比加快”计算时间”更重要。

三件套解决方案

1. Unified Bus（UB，统一总线）

传统系统里，数据要经过多层协议转换：PCIe → NVLink → 以太网 → 软件协议栈……每转换一次都要花时间。UB是一个统一的协议，所有芯片之间直接对话，把远程访问延迟从几十微秒降到100纳秒左右——快了约500倍。

2. Hi-ONE（高密度光互连引擎）

芯片之间的数据传输，传统用铜线（电信号）。但速度上去后，铜线就不够用了——线太粗、传不远、太热。

Hi-ONE改用光信号：在芯片旁边放一个光模块，电信号转成光信号在光纤里传输。带宽达到8 Tb/s（每秒8万亿比特），传输距离从1米以内扩展到100米——这意味着可以建超大规模的数据中心。

3. 3D Folding（三维折叠）解决”N²ν.s N”难题

这是个深刻的几何问题：

芯片的计算能力跟面积成正比，按N²增长（N是边长）
但内存带宽、电力供应、对外连接都从芯片边缘走，只能按N（周长）增长

边长翻倍，算力变4倍，但供应它的”管道”只变2倍。这个缺口越拉越大，光靠缩小晶体管根本解决不了。

3D Folding的方案：把这些原本挤在边缘的资源（内存、电源、光接口）搬到芯片的上下表面——这样它们就也变成按N²扩展了，重新匹配上计算的增长。

预测到2035年，AI硬件集成度将提升100倍以上。

论文最后提到一个很有意思的观察：存储和逻辑要重新融合了。

1980年代的8086时代，CPU和内存被刻意”解耦”——通过标准总线连接，让两个产业可以独立发展。这造就了英特尔（CPU）和三星/海力士（内存）两个独立帝国。

但AI时代正在逆转这个分工：HBM（高带宽内存）、混合键合、3D堆叠SRAM……都在把存储和计算重新挤在一起。这意味着产业链的话语权正在从”逻辑芯片厂商”转移到”存储和封装厂商”。

总结：这篇论文在说什么？

一句话版本：芯片行业不能再靠”把晶体管做小”进步了，应该改用”时间τ”作为新的统一衡量标准，通过三维堆叠、新型总线、光互连等技术，让整个系统更快——而不是单纯地让单个元件更小。

为什么重要：

这是华为给被卡脖子困境的一个技术回答——证明不靠最先进的光刻机，也能让芯片持续进步
提出了一个新的理论框架，可以指导未来10年的芯片设计
已经有实际产品验证（麒麟2026、昇腾系列），不是纸上谈兵
对整个半导体产业的战略布局有指导意义——以后竞争力可能不在最先进的工艺节点，而在封装、内存、互连技术

通俗类比：过去60年大家比的是”谁家砖头做得小”，现在何庭波说，咱们应该比的是”谁家盖的楼住进去最舒服、最便利”——砖头大小只是众多因素之一，更重要的是楼怎么设计、电梯怎么布置、水电怎么走线。

2纳米问题

简单说一下晶体管的结构：你可以把晶体管想象成一个水龙头。

源极（Source）：水从这里进来（电子流入）
漏极（Drain）：水从这里出去（电子流出）
栅极（Gate）：控制开关的旋钮，决定让不让水流过去

栅极长度就是这个”旋钮”覆盖在水管上的长度。越短，开关切换得越快，晶体管反应越灵敏。

工艺节点名称	实际栅极长度	实际最小线宽
22纳米	约26纳米	约80纳米
14纳米	约20纳米	约52纳米
7纳米	约18纳米	约36纳米
5纳米	约18纳米	约30纳米
3纳米	约18纳米	约24纳米
2纳米	约18纳米	约20纳米

所以2纳米实际栅极长度并非2纳米

现在的纳米数本质上是一个等效性能标签——意思是”这个工艺达到的性能、密度、功耗，相当于按老办法等比缩小到XX纳米时应该有的水平”。

目前存在的问题

底层制造工艺 LogicFolding再厉害，单层芯片本身还是要在某个工艺节点上制造。麒麟2026目前业界普遍认为是中芯国际的7纳米级工艺（N+2），而台积电、三星已经在量产3纳米、试产2纳米。

所以”在固定节点上提升55%” 和 “用更先进节点直接做出来” 是两码事。论文里反复强调”在固定节点下做到”，潜台词其实是承认了节点上的落后。

3D堆叠的物理限制：散热何庭波说2035年达到”400 MTr/mm²”、”100倍集成度”，这建立在散热、良率、成本都能解决的前提下——这些都还没被验证。
EDA工具链是个大坑

论文第6节自己也承认了：现有的EDA工具（芯片设计软件）不支持完整的3D设计。

EDA是芯片设计的”操作系统”，目前被新思科技（Synopsys）、Cadence、西门子EDA三家美国/德国公司垄断，华为被限制使用。要做出τ-native的3D EDA工具，难度不亚于做一个新的光刻机生态。

何庭波说”内部工具已有初步成果”——这是好消息，但距离成熟的、能让整个产业用的工具链还有相当距离。

HBM和先进封装的供应链

AI芯片严重依赖HBM（高带宽内存）——这个市场被SK海力士、三星、美光三家韩美企业垄断，华为获取受限。

国产HBM（长鑫存储等）目前还在追赶HBM2/HBM2E水平，而国际先进已经到HBM3E、即将HBM4。这个差距在AI芯片上是致命的。

华为要想真正的突破封锁，需要全产业链的共同进步。

设计软件(EDA) → 芯片设计 → 制造设备 → 原材料 → 晶圆制造 → 封装测试
     ↑                ↑              ↑          ↑           ↑          ↑
   "画图工具"      "建筑师"       "施工机械"  "建材"     "工地"    "装修验收"

公司	主营方向	大致状况
华大九天	模拟电路全流程、数字电路部分	国内龙头，已上市，模拟领域接近国际水平
概伦电子	器件建模、电路仿真	已上市，在器件级有一定优势
广立微	良率分析、测试	已上市，细分领域有竞争力
芯华章	数字验证、形式验证	创业公司，融资活跃
国微思尔芯	原型验证	在硬件仿真领域有特色
合见工软	数字EDA全流程	上海国资背景，整合多家公司

按”重要性”做一个综合排序

如果只能挑最关键的5家（不分上市与否）：

中芯国际 —— 没有它，所有先进国产芯片都造不出来
华为海思 —— 设计端的绝对天花板（虽然未上市）
长鑫存储 —— HBM突破直接决定国产AI芯片上限（虽然未上市）
长电科技 —— 3D先进封装时代的核心受益者
中微公司 —— 国产设备里技术含金量最高

如果要在可上市投资的范围内挑最重要的5家：

中芯国际（港股+A股科创板）
北方华创（A股）
中微公司（A股科创板）
长电科技（A股）
韦尔股份（A股）

安集科技：CMP抛光液龙头，美国卡过脖子，国产替代成功的典型案例。

沪硅产业：12英寸大硅片国产替代主力，所有芯片都需要的基础原材料。

江丰电子：半导体靶材，全球前列，台积电、Intel都是客户。

鼎龙股份：CMP抛光垫，技术壁垒极高，国产替代关键环节。